Applied Material、ARM、Cadence益华计算机以及台积电等半导体厂商共同成立Silicon Design ChainInitiative，以发表新的低耗电设计技术，经测试后此技术在90奈米设计上可节省多达40%的耗电量。
这种低耗电设计采用ARM1136JF-S??测试芯片、ARM??Artisan??标准组件数据库及内存、Cadence Encounter设计平台以及台积电的Reference Flow 5.0。
虽然行动装置产品的SoC设计在半导体市场占最大的需求，但设计依旧在复难度以及耗电量之间难以取得平衡。在应用先进制程技术(如0.13微米制程以及以下的技术)时必须考虑到在合理成本下芯片的种种复杂功能需求。因此芯片开发厂商无论在延长电池寿命或散热的议题上，都必须取得电源和效能之间的平衡。
对于主流设计厂商而言，有效的低耗电设计策略方法并不多，因为必须横跨半导体设计供应链，寻求IP供应商、EDA供应商、设备供应商以及晶圆代工厂之间的合作，因而造成极大的开发支出。因此由应用材料、ARM、Cadence益华计算机及台积电合作创建的Silicon Design ChainInitiative，可提供经过验证的设计流程，解决产业大部分挑战性的奈米设计难题。
Silicon Design Chain Initiative提供的相关模型、设计和分析工具，以及IP到设计成，可描绘出各公司的技术领域，提供客户从设计到产能的验证路径。
在密切的合作之下，Silicon Design Chain Initiative已经采用对RTL 流程影响最小的集成电源管理方法，开发出可最佳化SoC电源和效能。这个简化的方法结合了如enceEncounter数位IC设计平台、Encounter RTL Compiler 合成技术、Encounter CeltIC NDC (奈米延迟计算器) 信号完整性分析及VoltageStorm电源分析，以及透过lib_ecsm
library views、以Cadence的Effective Current SourceModel (ECSM) 格式支持的ARM
Artisan标准组件数据库及记忆体。
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