PowerShrink称降低CMOS两倍以上功耗

互联网 | 编辑: 陆里进 2011-06-13 05:56:00转载

SuVolta日前宣布推出PowerShrink低功耗平台。该平台可以有效降低CMOS集成电路2倍以上的功耗,同时保持性能并提高良率。

SuVolta日前宣布推出PowerShrink低功耗平台。该平台可以有效降低CMOS集成电路2倍以上的功耗,同时保持性能并提高良率。SuVolta和富士通半导体有限公司(Fujitsu Semiconductor Limited)日前还共同宣布,富士通已获得授权使用SuVolta创新型PowerShrink低功耗技术。

该PowerShrink低功耗平台由SuVolta的Deeply Depleted Channel (DDC)CMOS晶体管技术以及充分利用DDC晶体管性能的DDC优化电路和设计工艺组成。该平台可以使电源电压降低30%以上,可降低动态功耗一半以上,同时保持性能表现,并可减少80%以上的泄漏功耗。这些优势广泛适用的集成电路产品包括处理器,静态随机存取存储器(SRAM),以及对今天的移动产品起到关键作用的SoC等。

赛普拉斯半导体公司(Cypress Semiconductor)创始人、总裁、首席执行官及总监T.J. Rodgers博士表示:“在当今世界,移动应用日益占据主导地位,功耗和成本是半导体工艺技术向更小化发展的主要限制因素。 SuVolta已研制出一种创新的方式可以显着降低CMOS晶体管有源和泄漏功率。通过紧缩阈值电压的变异,同时保持在较低的电源电压工作的性能,SuVolta的平台可延伸平面CMOS工艺和产品的使用寿命,并避免使用其他昂贵、复杂技术的支持,比如EUV光刻技术,FD-SOI以及FinFET元件等。此外,该技术可以使公司能够保持和扩大原本多年来累积开发出的IP模块。”

SuVolta已经展示了0.5伏以下的大型SRAM块的运行,从而证实了DDC的晶体管能在VDD降低远超过30%的条件下维持电路功能。这一低于0.5伏的工作电压是已报告的65纳米CMOS技术中最低的之一,并显著低于使用传统CMOS技术的典型SRAM的最低工作电压(VDD-min)0.8伏。

SuVolta的Deeply Depleted Channel(DDC)晶体管技术

控制能耗对于为集成电路产品添加功能,以及半导体工艺技术更小化起到重要的促进作用。SuVolta的Deeply Depleted Channel晶体管采用一种特殊的通道结构,与传统的晶体管技术相比,对于低功耗运行具有明显的益处。通过减少50%的阈值电压(VT)变异,DDC晶体管可以实现30%或更多的电源电压降低,同时保持相同的系统时钟速度并减少整体泄漏。通过增加通道的载流子迁移率,DDC晶体管可以增加驱动电流(Ieff)10%以上。此外,DDC的晶体管能够大幅增加基底系数,从而通过基底偏压(body biasing)来实现更加有效的阈值电压管理。

“直到现在,有关半导体工艺技术的创新还主要集中在提高性能,但半导体行业今天面临的最大的问题不再是性能而是功耗。SuVolta正致力于通过显著减少晶体管阈值电压变化以实现电源电压降低来解决能耗问题”,SuVotla公司首席技术官Scott Thompson博士表示,“SuVolta的DDC亚微米技术通过限制随机及其他来源的掺杂扰动,解决了阈值电压控制,同时提高载流子迁移率并降低器件电容,以确保在低功耗下维持电路的速度。”

便于采用– 与现有的制造及设计流程相兼容

SuVoltaPowerShrink低功耗平台与当前的制造和设计基础设施相兼容。SuVolta的DDC晶体管利用现有的CMOS设计规则和工艺流程,并能在现有的工厂进行生产,因为它并不需要新设备或新材料。SuVolta的PowerShrink平台还支持传统的设计工具和设计流程。

SuVolta的电路和设计工艺利用DDC晶体管的独特性能优势,进一步降低功耗,比传统的晶体管更能有效管理VT。调整基底偏压可用来纠正系统制造的差异,进而进一步降低VT的变化并提高测试良率。动态基底偏压可以用来降低温度和老化的影响,并确保在低功耗运行中实现更加有效的电源模式。

“功耗已成为限制各种移动设备功能的主要因素,包括智能手机、平板电脑和笔记本电脑等”,SuVolta公司总裁兼首席执行官Bruce McWilliams 博士表示,“降低半导体的功耗对开发各类产品和应用具有很多益处,SuVolta很高兴能为业界提供这样一个技术平台,促进持续发展平面CMOS技术的可能性。”

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