英特尔酷睿微架构产品发布日期一天天地临近，我们犹如感受到了五月天那样扑面而来的热浪。凤凰涅磐，六年的蛰伏，量的积累终于带来了一次质的飞跃。基于英特尔新一代微架构的产品势必将掀起台式机、服务器和笔记本产品的革新。
发布在即 CONROE架构详介及产品体验(5)
二、CONROE的改进
Conroe处理器作为Intel新一代的的双核心处理器，虽然保留了FSB（前端总线）的概念，但核心架构上已经做了相当大的改进。Conroe处理器采用的是共享二级缓存设计，有效的避免了目前SmithField、Presler双核处理器需通过前端总线才能相互访问的瓶颈，直接式L1对L1的资料交换，更是加强了处理器的Pre-fetch和Memory Disambiguation能力，绝对是处理器架构上的一次大革命。
首先让我们看看Conroe保留了哪些现在Pentium 4架构中的元素。
第一：双核心架构必然是保留的，种种迹象表明，日后将是双核乃至多核的天下。在酷睿™微架构中，双核心架构中缓存部分会有细微的变化。现在英特尔双核产品是采用独立的二级缓存结构，这样做弊端大，成本也很高。因此在新架构中，两个核心将共享一个4MB的二级缓存。
第二：Conroe前端总线频率仍为1066MHz。前端总线受到制约的因素有很多，例如芯片组的发展水平或内存发展水平，再加上这并非英特尔急于在新架构中解决的主要问题，因此Intel现在还并不打算提升前端总线的频率。
第三：新架构仍然将采用乱序执行核心。
第四：64位扩展也是必不可少的一个方面。
再来看看新架构与旧的NetBurst架构相比，有了什么样的变化。
在架构变化中，第一个变化是处理器流水线缩短了。新架构要将控制能耗作为最主要的目标，因此不会将时钟频率提升得太高，不再需要太长的流水线。而且就算是使用较长的流水线，但芯片发热量的问题没有解决之前，频率也不会得到大幅提升，现在的Prescott就是最好的例子。
第二，但新架构中令人关注的变化是不支持超线程技术。当然现在还不确定是否超线程技术就被英特尔彻底废弃了，但至少第一批基于这一架构的CPU将不支持HT技术。如果深入到超线程技术中探求一番就会发现，只有像NetBurst架构那样多的空闲执行单元，才有条件使用超线程技术，否则为什么Intel不在Pentium M中使用这项技术？现在新架构中仅采用14级流水线，这个深度和Pentium M大致相当，自然没有富余的空闲执行单元用于超线程应用。
除了采用较低的时钟频率外，英特洋使用了其他的手段来提升性能。第一点：即在新架构中增加处理器并行执行单元，每时钟周期能够支持4个指令。同时执行指令数越多，意味着其处理能力越强，表现出来的性能越高。安腾CPU就是一个很好的例子。第二点：使用乱序执行设计，提升处理器资源利用率。支持乱序执行架构的微处理器能够重新组织其指令流，以最大限度利用其执行资源。除此之外，存储指令的乱序执行还能够提高CACHE命中率并降低CACHE访问的延迟。
在降低CACHE延迟方面有一个关键技术，称之为：Memory Disambiguation技术，即在存数和取数指令都乱序执行的情况下，保证取数指令都能取回它前面的最近一条对同一地址的存数指令所存的值。比如如果一条取数指令在一条存数指令之后且两条指令的地址相等，但取数指令先访问CACHE，也要保证取数指令取回该存数指令的值。
又如如果一条取数指令在一条存数指令之前且两条指令的地址相等，但存数指令先访问CACHE，也要保证取数指令取回原来CACHE中的值，而不是存数指令新存的值。这是有风险的。因为你刚刚读的数据可能会在CPU内部的处理过程中发生变化，从而出现错误。但是英特尔称，这个系统非常聪明，可以得到不会发生变化的数据。
Conroe处理器作为Intel新一代的的双核心处理器，虽然保留了FSB（前端总线）的概念，但核心架构上已经做了相当大的改进。Conroe处理器采用的是共享二级缓存设计，有效的避免了目前SmithField、Presler双核处理器需通过前端总线才能相互访问的瓶颈，直接式L1对L1的资料交换，更是加强了处理器的Pre-fetch和Memory Disambiguation能力，绝对是处理器架构上的一次大革命。
首先让我们看看Conroe保留了哪些现在Pentium 4架构中的元素。
第一：双核心架构必然是保留的，种种迹象表明，日后将是双核乃至多核的天下。在酷睿™微架构中，双核心架构中缓存部分会有细微的变化。现在英特尔双核产品是采用独立的二级缓存结构，这样做弊端大，成本也很高。因此在新架构中，两个核心将共享一个4MB的二级缓存。
第二：Conroe前端总线频率仍为1066MHz。前端总线受到制约的因素有很多，例如芯片组的发展水平或内存发展水平，再加上这并非英特尔急于在新架构中解决的主要问题，因此Intel现在还并不打算提升前端总线的频率。
第三：新架构仍然将采用乱序执行核心。
第四：64位扩展也是必不可少的一个方面。
再来看看新架构与旧的NetBurst架构相比，有了什么样的变化。
在架构变化中，第一个变化是处理器流水线缩短了。新架构要将控制能耗作为最主要的目标，因此不会将时钟频率提升得太高，不再需要太长的流水线。而且就算是使用较长的流水线，但芯片发热量的问题没有解决之前，频率也不会得到大幅提升，现在的Prescott就是最好的例子。
第二，但新架构中令人关注的变化是不支持超线程技术。当然现在还不确定是否超线程技术就被英特尔彻底废弃了，但至少第一批基于这一架构的CPU将不支持HT技术。如果深入到超线程技术中探求一番就会发现，只有像NetBurst架构那样多的空闲执行单元，才有条件使用超线程技术，否则为什么Intel不在Pentium M中使用这项技术？现在新架构中仅采用14级流水线，这个深度和Pentium M大致相当，自然没有富余的空闲执行单元用于超线程应用。
除了采用较低的时钟频率外，英特洋使用了其他的手段来提升性能。第一点：即在新架构中增加处理器并行执行单元，每时钟周期能够支持4个指令。同时执行指令数越多，意味着其处理能力越强，表现出来的性能越高。安腾CPU就是一个很好的例子。第二点：使用乱序执行设计，提升处理器资源利用率。支持乱序执行架构的微处理器能够重新组织其指令流，以最大限度利用其执行资源。除此之外，存储指令的乱序执行还能够提高CACHE命中率并降低CACHE访问的延迟。
在降低CACHE延迟方面有一个关键技术，称之为：Memory Disambiguation技术，即在存数和取数指令都乱序执行的情况下，保证取数指令都能取回它前面的最近一条对同一地址的存数指令所存的值。比如如果一条取数指令在一条存数指令之后且两条指令的地址相等，但取数指令先访问CACHE，也要保证取数指令取回该存数指令的值。
又如如果一条取数指令在一条存数指令之前且两条指令的地址相等，但存数指令先访问CACHE，也要保证取数指令取回原来CACHE中的值，而不是存数指令新存的值。这是有风险的。因为你刚刚读的数据可能会在CPU内部的处理过程中发生变化，从而出现错误。但是英特尔称，这个系统非常聪明，可以得到不会发生变化的数据。
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