处理器技术与无线通信技术
近日，英特尔公司在美国旧金山举行的国际固态电路会议（ISSCC）上发布了15篇技术论文。以无线移动为主题，并秉承该公司提供从袖珍设备到其他CE设备以实现全面互联网体验的构想，英特尔详细介绍了其即将推出的基于45纳米高-K栅介质+金属栅极制造工艺、面向超便携设备和移动互联网设备（MID）的 “Silverthorne” 低功耗处理器架构。
英特尔研发人员还展示了其在开发低成本数字多无线接入方面取得的重大成就。该技术未来将让各种小型设备只用单一芯片就能处理多种无线电技术标准，其功耗将比当前较大体积的模拟设备大为降低。
此外，英特尔还披露了以下领域的更多信息：正在推进的万亿级（Terascale）计划，以及在实现可超过每秒一万亿次运算（或称作万亿次浮点运算， TeraFLOPS）的日常处理能力方面的进展；更多有关该公司45纳米高-K栅介质+金属栅极制造工艺的细节；首个集成20亿个晶体管的芯片——代号为“Tukwila”的下一代英特尔®安腾®处理器；以及英特尔公司在相变存储器方面的进展（即将成立的Numonyx公司）。
处理器技术
《一款1瓦以下到2瓦、基于45纳米高-K栅介质+金属栅极CMOS制造工艺、面向移动互联网设备的低功耗IA处理器》
“A Sub-1W to 2W Low-Power IA Processor for Mobile Internet Devices in 45nm High-К Metal-Gate CMOS”
英特尔披露了有关其新型低功耗IA微架构的细节，该微架构是采用45纳米高-K栅介质+金属栅极制造工艺Silverthorne处理器的基础，这种处理器专门针对第一代移动互联网设备。
·该微架构将与Core™ 2 Duo指令集完全兼容，基于双码、双发射的按序执行并拥有16级流水线。该微架构还将采用划时代的功耗管理技术，如Deep Power Down （C6）状态、无网格时钟分配、针对功耗优化的寄存器组、时钟门控、CMOS总线模式和分割式IO电源，可大幅度降低动态和泄漏功耗。
·得益于这些创新的功耗管理技术，采用45纳米高-K栅介质+金属栅极制造工艺的Silverthorne处理器可望达到将热功耗水平（TDP）降低10倍的效果（与英特尔2006年推出的超低电压单核处理器相比），同时能够提供高性能以获得全部互联网体验和运行应用软件。
·该微架构系采用全新的设计，能以低于1瓦的功耗水平提供卓越性能。
《一款基于65纳米制造工艺、集成20亿个晶体管的4核安腾®处理器》
“A 65nm 2-Billion-Transistor Quad-Core ItaniumR Processor”
·英特尔描述了世界首个集成20亿个晶体管的微处理器——代号为“Tukwila”的4核安腾处理器，它能实现性能和功能的飞跃，提供更高的系统集成度、先进的RAS功能以及更大的缓存。
·Tukwila展示了30MB的总体片上缓存，比目前的产品高出10%。
·新型高速QuickPath互连技术、双集成内存控制器与先进的互连RAS相结合。该4核安腾处理器拥有更高的带宽和更大的缓存，可让其性能比目前的英特尔®安腾® 9100系列处理器提高一倍。
·尽管系统集成度高（4核、QuickPath互连、集成内存控制器、先进的RAS、大型缓存等），但是Tukwila比现有的安腾处理器有了超过两倍的性能提升，这是用于关键任务领域的安腾处理器的一项巨大成就。
·Tukwila展示了更优秀的软误差率 （SER）免疫功能。这表明尽管其逻辑电路数量比前一代安腾处理器多出3倍以上，带有先进RAS特性的针对软误差强化的电路被设计出来，旨在实现与前代处理器相当的 “Persocket SER”。
·Tukwila的电路设计允许通过电压和频率管理实现处理器功率和热封套的最优化使用，这样可以在必要时实现性能和节能之间的均衡。
·Tukwila第一版预计于今年底前面世。
无线通信技术
《一款配备90纳米CMOS制程，集成前端，面向802.11a/g/n WLAN应用的1x2 MIMO多波段CMOS收发器》
“A 1x2 MIMO Multi-Band CMOS Transceiver with an Integrated Front End in 90nm CMOS for 802.11agn WLAN Applications”
自从笔记本电脑平台进入无线通信市场以来，Wi-Fi在日常生活中的使用一直保持迅猛增长。Wi-Fi技术对更多平台和产品（如MID、手持设备和PDA等）的进一步渗透要求大幅度降低成本，并进一步缩小无线设备的外形尺寸。这些要求只有通过半导体无线芯片上更高的元件集成度才能实现。
在本文中，英特尔展示了其独特的无线芯片设计的初步成果。这一设计采用标准的90纳米工艺，将LNA和高效AB类PA（及其匹配网络）完全集成到一个面向802.11a/g/n协议的1X2配置中。该设计可实现低功耗、小巧的外形和低成本。本文的其他要点包括：
·拥有全功率片上AB类PA+数字预失真的高能效、全双波段TX。
·先进的数字预失真校准（Digital-Pre-Distortion Calibration），实现优异的性能和系统稳定性。
·双波段（2.4GHz和5-6GHz） LNA集成。
《一款具有通过脉冲宽度和脉冲位置调制进行封包修复的28.6dBm、65纳米制程E级功率放大器》
“A 28.6dBm, 65nm Class-E PA with Envelope Restoration by Pulse-Width and Pulse-Position Modulation”
远程通信（如WiMAX）的实现需要功率1瓦左右的高功率放大器（PA）的支持。在本文中，英特尔的研究人员展示了一款采用65纳米制造工艺、无模拟元件的PA。该工艺允许将PA与收发器的其余部分集成起来，从而降低开发成本。而且还实现了开关方式中的电路、布局和技术，以最大限度地提高功率效率。
此外，本文还介绍了振幅/功率控制的新方法。在这种方法中，进入开关PA的输入信号的脉冲宽度经过调节，可达到不同的振幅/功率水平。这项提出的技术能将部分引入振幅信息的负担转移到数字领域，这一问题在数字领域比采用传统方法更容易解决且成本更低。本文的其它要点包括：
·以近1瓦的功率提供广阔的覆盖范围。
·采用新型技术引入高数据速率所必需的精密调制。
·实现了数字化65纳米CMOS工艺，可轻松地与其他数字元件集成。
《一款用于802.11n/WiMax接收器的28mW频谱感知可重构20MHz 72dB-SNR 70dB-SNDR DT ΔΣ ADC》
“A 28mW Spectrum-Sensing Reconfigurable 20MHz 72dB-SNR 70dB-SNDR DT ΔΣ ADC for 802.11n/WiMax Receivers”
由于用于Wi-Fi的无线频谱变得日益拥挤，无线信号收发装置必须具备自动选择具有最少相互影响的波段的功能。
在本文中，英特尔的研究人员展示了这款功耗最低的802.11n ADC（模拟-数字转换器）和首款用于802.11n及多无线接入的可重构ADC。本文介绍的模拟到数字转换器采用高采样频率，使该转换器可测量整个Wi-Fi波段中的每个波段。而且，该ADC的速度更高，可提高ADC在有关波段内的动态范围。因为无线信号收发装置的模拟过滤器可用数字过滤器代替，这使得无线电的实施非常有利于数字模式。该ADC的功耗是同级产品中最低的，并验证了可以通过提升处理速度来实现更佳性能的事实。
·这款12位ADC允许用数字电路代替模拟电路，从而提高制造的成本效益。
·可感知来自同一波段的其他无线信号的干扰，并进行自我调节以达到最佳功率性能比。
·信号强时减少耗电量。
·提供最优化的信道选择，以最大限度地提高实际吞吐量。
·以高能效的方式支持Wi-Fi/WiMAX带宽。
《一款采用90纳米CMOS工艺的39.1GHz-41.6GHz SD小数分频频率合成器》
“A 39.1-to-41.6GHz SD Fractional-N Frequency Synthesizer in 90nm CMOS”
60GHz上未经许可的可用带宽使得毫米波技术对于速率达每秒几个Gb的消费市场应用颇具吸引力。例如，一个2GHz信道能提供5Gb/s数据速率，使消费者能在1分钟内将一整部高清晰影像从一部设备传输到另一部设备（相比之下，传统的WLAN则要耗费1.5小时）。
在本文中，英特尔的研究人员与乔治亚理工大学共同展示了首款频率分辨率小于3kHz的毫米波CMOS合成器。频率合成器用于生成本地振荡器信号，该信号在无线信号收发装置中对基带信号进行下变频-上变频。小数分频合成器可实现比传统的整数分配合成器更精细的分辨率。这种更为精细的分辨率可用于以更加廉价的晶体进行频率校准和跟踪。其他要点包括：
·实现数个Gb/s 速率的无线通信的毫米波CMOS技术是在CMOS中集成毫米波无线电所必需的一个基本组成部分。
·该解决方案可缩小尺寸并利用内置校准提高输出。
·得益于注入闭锁分配器，低功耗运行的功耗降低4倍，且可以实现自我校准。
·该解决方案可为WPAN、wireless-HD技术等提供高达每秒几个Gb的数据传输速率。
存储器技术
存储器技术
《一款多层单元两极选择相变存储器》
“A Multi-Level Cell Bipolar-Selected Phase Change Memory”
本文将介绍英特尔和意法半导体公司（ST Microelectronics）通过联合开发项目在相变存储器（PCM）方面取得的突破。两家公司联手打造了世界首个可展示的采用PCM技术的多层单元（MLC）设备。PCM的原理是基于改变一种硫属化合物材料（Ge2Sb2Te5，又名GST）的状态来进行数据存储。这是一种极有潜力的新型存储技术，它具有先进存储技术的许多最佳特性，能比传统闪存以更低的功耗实现极快的读取和写入速度，并实现更加稳定的数据保存。从每单元一比特转变为MLC还能以更低的单位字节成本大幅度提高存储密度，这使得MLC与PCM的结合成为一项巨大的技术进步。
·通过采用独特的编程算法，研究人员有效地创造了非晶态和晶态之间的另外两种状态。
·拿水（H20）的状态打比方，单层单元PCM好比是把H2O要么看作是液态（水），要么看作是固态（冰）。而通过采用MLC技术，研究人员表明他们可以控制GST并设置其4种状态。还是拿H20打比方，现在我们可以观察到以下状态：甚非晶态（气体或“00”）、非晶态（液体或“01”）、半晶态（带有部分冰块的液态或“10”）以及晶态（固态冰块或“11”）。
·该工艺展示9层铜互连层，并广泛采用低-k层间绝缘体，以便在采用无铅封装的同时提高功率和性能。
·英特尔和意法半导体曾经展示过采用PCM技术的180纳米制程4Mb存储阵列和90纳米制程的128Mb存储设备。此次2008年国际固态电路会议上发表的文章显示了采用PCM技术的多层单元（MLC）设备的数据。
《一款采用自对准接触工艺的45纳米制程1Gb NOR闪存，具备5MB/s编程速度》
“A 45nm Self-Aligned-Contact Process 1Gb NOR Flash with 5MB/s Program Speed”
本文介绍的设计将最小的可靠闪存单元、5 MB/sec编程性能的先进45纳米技术、最小的外围电路和稳健的感应配置集于一身。为降低生产成本并提供更高的性能，必须迅速过渡到下一技术节点。要市场上取胜，全新的45纳米光刻技术必须将每字节成本降低50%，同时提供更高的编程性能。然而，每一代的光刻技术都证明，很难制造出可靠的闪存多层单元（MLC）并降低阵列周围的外围电路对晶片尺寸的影响，对于低密度产品而言尤其困难。
·本文介绍了自对准接触（SAC）工艺架构，该架构有助于减小单元尺寸并提高闪存单元的可靠性。
·为实现5MB/s的编程性能，需要开发一系列新型电路技术。这包括更大的编程带宽、更快的校验模式、高电压模式中更高的回转速率、程序微码的最大吞吐量，以及更低的控制硬件延迟。
·采用了创新的电路技术克服有害作用，如单个单元电荷损失/增益、 感应电荷损失，以及随机电报信号噪声等。
·输入补偿更低、元件数量更少的全新感知配置扩大了MLC的感知范围。研究结果表明，1 sigma Vt错配的输入补偿电压不到1mV，感知放大补偿（SAOS）减少了70%。
·要实现1Gb的晶片尺寸达到30平方毫米这一远大目标，行地址解码器、块冗余配置、电荷泵和逻辑电路中的外围电路必须进行更多改进。
《一款采用45纳米高-K金属栅极CMOS技术、可增强动态稳定性的153Mb-SRAM设计》
“A 153Mb-SRAM Design with Dynamic Stability Enhancement and Leakage Reduction in 45nm High-Κ Metal-Gate CMOS Technology”
英特尔开发了业界首个45纳米高-K栅介质+金属栅极工艺，与其65纳米制造工艺相比，它能提供2倍的芯片上晶体管密度，漏电量减少10倍，切换频率提高27%。基于这项技术，英特尔开发了一款高性能、低功耗的SRAM。英特尔已经推出了32款基于其45纳米高-K金属栅极技术的产品。
·英特尔的45纳米制程SRAM充分利用了高-K栅介质+金属栅极晶体管技术在功耗和性能等规模上的显著优势，并且它支持比原来大50%的片上L2（6MB）缓存，用于第二代英特尔Core™ 2 Duo和Core 2 Quad处理器的快速大量生产。小型SRAM单元有利于在处理器内集成更大容量的缓存，从而帮助其提高性能。
·英特尔的SRAM设计为大批量生产展示了稳健时间控制配置，与高效的功率管理电路一起，使电路能更好地适应型号变化，并有助于提高生产成品率。
·英特尔开发了第二代动态休眠技术，进一步最大限度地降低大型缓存在所有进程、电压和温度变化状态下的功耗。这一增强型设计使得英特尔能进一步降低片上缓存的功耗。
·英特尔还开发了一种叫做动态体偏压（dynamic body biasing）的新型电路技术，可进一步提高SRAM单元未来的可扩展性。
《一款50纳米制程8Gb NAND闪存，具有100MB/s编程吞吐量和200MB/s DDR接口》
“A 50nm 8Gb NAND Flash Memory with 100MB/s Program Throughput and 200MB/s DDR Interface”
本文将介绍英特尔和Micron最近推出的新技术。在本文中，技术人员将探讨一种新的高速NAND （HS-NAND）闪存技术，该技术能大幅度增强采用硅片做存储器的设备的数据存取和传输。这项新技术由英特尔和Micron联合开发，并由双方的合资NAND闪存公司——IM闪存技术（IMFT）制造。该技术的优势包括：
·比传统的NAND闪存速度快5倍，使计算、视频、图片及其他计算应用的数据能在极短的时间内完成传输。
·通过采用全新的ONFI 2.0标准和具有更高时钟速度的4层架构，读取数据的速度达到200MB/s、写入速度可达100MB/s。
·相比而言，传统的单层单元NAND闪存的数据读取速度仅为40 MB/s，数据写入速度仅为不到20 MB/s。
万亿级计算相关技术
万亿级计算相关技术
《一款采用45纳米CMOS制程、注入闭锁的27Gb/s转发时钟I/O接收器》
“A 27Gb/s Forwarded-Clock I/O Receiver Using an Injection-Locked LC-DCO in 45nm CMOS”
万亿级计算（Tera-scale）技术是英特尔对未来平台的一种愿景，其中几十个到几百个处理器核心共享与存储器、其它CPU插槽和外设的连接。为支持新兴的数据密集型应用，I/O带宽必需扩展到超过100Gbps，这意味着每个通道必需超过10Gbps。提升I/O通道速度要求精确的时钟来为传输和接收数据计时，这会消耗大量功率，从而需要更大的空间来容纳过滤元件以及复杂的电路用于减轻噪音干扰。
一款采用新型技术的45纳米试验芯片利用转发时钟信号（通过和数据不同的通道传输的时钟）为接收器的数据计时，且只需要更少、更简单的电路。它省去了大型过滤元件，但却能过滤高频时钟抖动（时序噪音）。从技术角度，英特尔显示，只有PLL的VCO部分（而不是全部）才是真正必要的，并且依靠这一更为简单的电路在提高性能的同时节省了能源。这款试验芯片的测试结果显示：
·可实现极高的电气速度——实现每链接高达27Gb/s的数据链路。
·20Gb/s速率上所有I/O接收器中最佳的能效：1.6mW/Gb/s。
《为提高动态变化承受能力，高能效、具有免疫亚稳定状态的时序错误检测功能的，基于指令重放的恢复电路》
“Energy-Efficient and Metastability-Immune Timing-Error Detection and Instruction-Replay-Based Recovery Circuits for Dynamic-Variation Tolerance”
为实现万亿级计算级的性能，处理器必须极其高效，并且能最大限度地提高其性能功率比。由于目前的处理器架构无法容许任何电路级时序错误，处理器的性能和能源效率受到极大制约。尽管这种错误可能只是暂时的并且十分罕见，为确保处理器正确运行，最大速度必需被降低，最低电压也必需被提高到被称为“防护带（guard band）”的范围内。
英特尔的研究人员展示了一款测试芯片，它配备的弹性电路（resilient circuit）可检测并纠正时序错误，因而无须“防护带”。该芯片的测试结果显示，这是迄今为止公布的能耗最低、最快的错误检测时序电路。这些技术可为未来的处理器带来类似的好处。该测试芯片表明这些电路可实现：
·通过对芯片进行“超频”，使性能提高达32%（电压保持不变）。
·通过降低电压，使能耗降低达33%（性能保持不变）。
·（或者）通过同时改变二者的设置，同时提高性能并降低能耗。
《一款基于65纳米CMOS制程的320mV 56μW 411GOPS/W超低电压运动测定加速器》
“A 320mV 56μW 411GOPS/W Ultra-Low Voltage Motion Estimation Accelerator in 65nm CMOS”
为了向高性能和超便携式应用提供最佳性能功率比，未来芯片的部分晶体管可能专门用于加速诸如高清视频处理等常用的任务。这种加速器是针对特定任务的，但却能将性能功率比提高5至10倍。大多数视频压缩技术的一个重要组成部分是“运动测定”，用于识别同样的物体在不同画面中移动的冗余图像。此任务占用了视频压缩60%至80%的处理工作量。加速该任务将使得在小型设备上的高清视频压缩成为可能，在大型设备上则速度更快。
英特尔的研究人员展示了一款视频运动测定加速器，其性能有多方面的提高，且能在超低电压下运行，这是大多数电路通常不能实现的。这种加速器的阵列能实现移动设备的超低电压视频编码。该测试芯片表现出：
·相比已公布的最好加速器最高达10倍的吞吐率（运行3步搜索算法）。
·能调节电压和性能，以针对当前任务最大限度地提高能源效率。
·可在通常最低电压以下（即低于阈值）运行，最低可达0.22 V。
·0.3V的超低电压实现了10倍的能源效率（411GOPS/W）。
《带宽可达128GB/s、采用65纳米逻辑制程的2GHz 2Mb 2T增益单元内存宏》
“2GHz 2Mb 2T Gain-Cell Memory Macro with 128GB/s Bandwidth in a 65nm Logic Process”
对未来万亿级计算应用的分析表明，在多个内核上运行多线程应用会大幅度提高对内存带宽的需求。片上SRAM速度很高，但从对于芯片面积需求角度讲代价过于昂贵。被用作“主内存”的DRAM密度要高得多，但速度较慢。而且由于不同的制造程序，它不能在微处理器片上集成。但可通过3-D堆叠方式与处理器紧密结合，但即便如此也无法接近片上存储的速度。
本文介绍了一种能用标准的微处理器工艺制造的新型集成DRAM内存。这为芯片设计师获得更快的片上内存并提高未来应用的性能提供了新的选择。该内存就像其他动态内存一样需要定期“刷新”，但它从而能够提供：
·相当于片上SRAM两倍的内存密度。
·比DRAM快得多的速度：2GHz频率时高达128GB/s。
制程技术
制程技术
《一种45纳米逻辑技术，采用高-K金属栅极（即高-K栅介质+金属栅极）晶体管、应变硅、9层铜互连层、193纳米干法刻蚀，以及100%无铅1封装》
“A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free1 Packaging”
本文将介绍英特尔在45纳米制造工艺技术方面的突破——世界首项采用高-K栅介质+金属栅极晶体管的加工技术。该新型栅极堆栈与增强型第三代应变硅相结合，可生产能达到迄今公布的最高驱动电流的n型金属氧化物半导体（NMOS）和p型金属氧化物半导体（PMOS）晶体管。本文展示，逻辑栅极延迟与65纳米制程逻辑栅极延迟相比改善20%以上。该技术已生产了多种功能微处理器，并且已经用于大批量生产中。英特尔近期推出了其基于高-K金属栅极晶体管技术的首批微处理器。
·本文将突出介绍该技术的另一项首创：使用沟槽（矩形）触点取代方形触点，提供更高的性能和为提高布线密度的本地路由能力。
·此外，本文还将探讨实现密度扩展的关键设计原则。该技术展示了45纳米一代最小的晶体管间距，因而能提供更好的晶体管封装密度和小巧的静态随机存取存储器（SRAM）单元尺寸，可达0.346μm2（平方微米）。以小晶体管间距实现卓越的晶体管性能，这表明性能和密度之间并不像某些人士声称的那样存在根本矛盾。
·该工艺展示9层铜互连层，并大量使用低-K层间绝缘体以改善功耗和性能，同时采用了无铅1封装。
·该工艺采用聚合物层间绝缘体（ILD），率先集成了一个很厚的铜质功率再分配互连层。
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